發布日期：2022-07-15 點擊率：65
在電信領域,一直采用現場可編程門陣列(FPGA)做為預/后處理器或者協處理器。語音電信應用中的數字信號處理(DSP)要求輸入數據為正常語音速率,具有嚴格的時序約束,要求能在連續的輸入數據采樣間完成計算。采用DSP處理器之后,在整個計算中可以執行數萬條指令。但是,無線通信中,一個DSP處理器無法實時實現中頻(IF)和基帶調制解調器中的高速算法。利用某些DSP處理器的多個處理單元可以克服指令帶寬限制。然而,創建專用的流水線代碼以真正發揮這種并行(同時執行)的優勢需要手工優化匯編語言例程。
對這類代碼進行維護、重用和實現會產生很多問題,成本比較高。而且,實際的并行能力也相對較弱。用于實現高帶寬計算的比較好的替代方案是采用FPGA做為預/后處理器或者協處理器,將重復算法和算法中對速率要求嚴格的部分集成到FPGA中。采用FPGA和自動設計軟件后,工程師能夠采用單純用DSP不可能實現的方式來優化系統性能。
圖1顯示了FPGA的速率優勢。由于是并行算法,因此,計算吞吐量和時鐘周期數之比非常高。現在單個FPGA能夠實現幾百個千兆MAC區。為了發揮這種性能潛力,可以利用Altera DSP Builder模塊組構成的Simulink結構圖來建立一個系統。DSP Builder的好處在于可通過采用標準信號處理模塊,在PLD中建立一個高速信號處理系統,而不必通過HDL編程。
設計人員可以利用DSP Builder中的模塊,為Simulink中的以采樣時間建模的系統生成硬件實現。具體工具包括比特和周期精度級的Simulink模塊,包含算法和存儲功能等基本操作。Altera DSP IP庫支持的復雜功能和子系統,也可以采用提供的DSP Builder模塊組來集成。
FPGA中的DSP系統設計需要高級算法和后端HDL開發工具,將自動生成的HDL綜合到硬件中。采用這兩種集成工具,設計人員不需要成為VHDL或者Verilog程序員。這些程序包是自動系統生成工具,在其中對硬件系統組件進行定義、互聯、仿真和驗證,不需要進行下層的HDL的編程。采用真正的“指向然后點擊”設計方法,完全在PC中將系統結構生成一個完整的系統,對其進行仿真和驗證,并下載到FPGA中。
圖1.一個算法的串行和并行實現對比
DSP Builder使用 MathWorks公司的MATLAB工具和Simulink環境來生成信號處理系統。這一工具結合了MATLAB/Simulink的算法開發、仿真、驗證功能以及FPGA設計軟件的硬件綜合和仿真功能。DSP Builder集成到Simulink中,系統、算法和硬件設計人員利用這一工具可以共享使用“拖放”結構的開發平臺。從大菜單選項中選擇DSP Builder模塊組的組件,將其放置到Simulink工作空間中,用鼠標點擊把它們連接起來。通過下拉菜單來控制指定組件的參數。
圖2. 一個互相關的DSP Builder結構圖
在做出決定使用FPGA處理來實現項目時,主要設計任務是將設計劃分為多個任務,在協處理器、DSP處理器或者其他系統微處理器(主處理器)中實現。在某些情況下,使用軟核處理器后,能夠在一個FPGA中實現整個系統,從而可以從硬件設計中省去主處理器。進行任務劃分時,解決問題最簡單、最直接的方法是將問題分成兩個獨立但又相關的部分:計算算法本身和算法的硬件控制。
對設計進行劃分時,設計人員一般會發現,算法中有的部分很顯然應該放到FPGA中,而有的則取決于很多系統問題,例如控制代碼的內容等。進行這種判斷的一個好方法是開發代碼的高級語言(例如C/C++或MATLAB)模型。
與復雜系統的設計判斷一樣,將全部或者部分算法移植到FPGA協處理器中取決于很多因素,需要對設計中硬件和軟件組件的性能需求、容量、復雜度和靈活性進行分析。例如,對于目前能在低成本DSP處理器中以足夠速度運行的一個簡單算法,將其移植到PLD中運行就不一定合適,除非設計目的是進一步提高硬件集成度,縮小PCB面積。然而,如果您的系統性能很高,已經把DSP處理器的性能發揮到極限,但仍然要求系統具有更新的靈活度,那么FPGA協處理器將是唯一的可行方案。
圖3. DSP Builder設計流程
Altera設計軟件(Quartus II 軟件、DSP Builder和用于集成控制面組件的SOPC Builder系統集成工具)是系統開發方面的重要進步。與高端DSP處理器相比,使用FPGA作為協處理器能夠大大提高工作速度。與以往任何時候相比,多種自動工具的使用能夠更迅速方便地實現基于FPGA的DSP系統開發。
作者:Edward Clarke
產品線經理
Altera公司
