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單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解) - 信號處理電子

發布日期:2022-04-22 點擊率:77


單次脈沖發生器電路圖設計(一)

機械開關閉合時,一般都會產生“抖動”,在某些控制電路中,是不允許這種現象發生的。如圖所示,為單脈沖發生器,可有效地去除機械開關的抖動問題。

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

圖、單脈沖發生器

開機時,R、C清零IC1,Q1=Q2=0。J—K觸發器IC1接成2位移位寄存器。當開關K置a時,門c輸出“1”,CP脈沖來到時,Q1=J1=1,此時,若K產生了抖動,假設為一通一斷,只要K不與—a接通,門c輸出為“1”不變。在下一個CP脈沖來到時,Q2=J2=1,Q1和—Q2的狀態改變正好經歷了1個CP脈沖的周期,經與非門2a后,輸出1個單脈沖。波形圖如圖所示。

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

圖、單脈沖發生器波形圖

單次脈沖發生器電路圖設計(二)

安裝在邏輯開關的右邊。當按、放一次按紐“P”時,可在P+、P—端同時產生正極性和負極性單次脈沖。電路如附圖1-6所示。單次脈沖分別在輸入(出)插孔板上對應的P+、P—插孔輸出。單脈沖發生器的電源與+5V電源在內部已接通。由于采用了防抖動電路,輸出電平是無抖動的。

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

單次脈沖本來是可以由按鈕式開關來獲取的,但是由于在按鈕的按動過程中極易發生抖動現象,因而所獲取的往往并不是單個的脈沖,而是一組數目不定的脈沖串,雖然有的電路中加有防抖動電路,但對于某些電路仍不能保證其工作的可靠性。如圖所示電路可以確保每按動一次按鈕,可以取得一個脈沖,工作十分可靠。

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

真值表

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

單次脈沖發生器電路圖設計(三)

利用程控單結晶體管Th可構成有多種波形輸出的脈沖發生器電路。圖b示出從圖a電路中a、b、c、d各點輸出的脈沖波形。本例中Ub=50V,脈沖頻率f=1000Hz,脈沖峰值U=Up=20V.元件參數R1=0.164M歐,R2=0.256M歐,R3=4.9M歐,R4或R5=8歐,C=410pF。

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

單次脈沖發生器電路圖設計(四)

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)


單次脈沖發生器電路圖設計(五)

1、按鍵消抖電路原理

為了使按鍵消抖電路模塊簡潔,移植性好,在此用計數器的方式實現按鍵消抖的功能。

計數器模值n根據抖動信號的脈沖寬度和采樣脈沖信號CLK的周期大小決定。計數模值n=延時/脈沖信號采樣周期。一般按鍵抖動時間為5~10ms,甚至更長。筆者用的開發板提供的系統時鐘為24MHz,按公式計算,當計數器模值取20位,計數到219即h80000時,大約延時22ms。計數期間認為是按鍵的抖動信號,不做采樣;計數器停止計數,認為采樣信號為穩定按鍵信號。這樣就可以把按鍵時間小于22ms的抖動信號濾掉。

引入一個采樣脈沖信號CLK,并輸入按鍵信號KEY。KEY輸入低電平,計數器開始做加法計數,當計數到h80000即計數器中最高位Q19為1,計數器停止計數,輸出Q19,作為按鍵的穩定輸出,計數期間Q19輸出為0;KEY輸入高電平,計數器清零,Q19輸出為0。所以該電路需按鍵22ms才會得到有效信號。

2、鍵控單脈沖發生器電路原理

鍵控單脈沖發生器利用上述電路解決按鍵消抖問題,得到穩定的信號。用兩個D觸發器和一個與門產生單脈沖,如圖1所示。

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

D觸發器U2A收到穩定信號D1=1后被觸發。觸發器U2A中的Q1端得到與CLK同步的正向脈沖。輸出Q1到D觸發器U3A,得到比Q1延遲一個時鐘周期的的正向脈沖,將Q2端輸出取反得到一個負向脈沖。Q1與Qn2的輸出作為一個與門的輸入,會輸出一個脈寬是原時鐘周期2倍的單脈沖。

為了使得出的單脈沖脈寬與時鐘周期相等,相位與時鐘周期相同,對圖1中電路設計做了改進,如圖2所示。

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

圖2中時鐘送入D觸發器前加了非門,使Q1端產生與nCLK(CLK的反向脈沖信號)同步的正向脈沖,與門輸出單脈沖與CLK差半個時鐘周期,作為D觸發器U4A的輸入D4,在CLK上升沿U4A被觸發,使單脈沖脈寬與時鐘周期相同,實現了等脈寬。并延遲了半個時鐘周期使輸出脈沖與時鐘周期對應,實現了相位調整。整個單脈沖發生器的時序圖如圖3所示(圖3中的t1,t2是任意鍵按下與鍵抬起時刻)。

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單次脈沖發生器電路圖設計(六)

如圖所示是由雙D觸發器CD4013、14二進制串行計數器/分頻器和振蕩器CD4060等組成的單脈沖/連續脈沖發生電路,主要應用于電子儀表的調校中。

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

單脈沖/連續脈沖發生電路

該電路主要由觸發按鍵,單脈沖發生電路和連續脈沖發生電路三部分組成。其中按鍵開關SB和晶體三極管VT組成觸發按鍵;IC1、IC3以及IC4組成單脈沖發生電路;IC2、IC3以及IC5組成連續脈沖發生電路。

當按鍵開關SB沒有被按下時,晶體三極管VT為截止狀態,集電極將輸出的高電平輸送到IC1、IC3、IC4以及IC5的復位端R,使電路復位,IC3、IC4、IC5的輸出端Q輸出高電平。由圖中可以看到,IC2的復位端R連接到IC5的輸出端Q上,因此,IC2也發生復位。當按下按鍵開關SB時,晶體三極管VT導通,集電極輸出的低電平使IC1、IC3、IC4以及IC5的復位端R變為低電平狀態,各部分電路開始工作。

在單脈沖發生電路中,按下按鍵開關SB后,IC1產生的觸發脈沖由輸出端Q6輸出并傳送給IC4的CP端,D觸發器IC4得到了脈沖,觸發內部進行翻轉,輸出端Q輸出高電平。當松開SB后,三極管VT又截止,振蕩器停止工作。IC3復位后,輸出端Q為高電平狀態。這樣就能使電路在下一次按鍵時輸出單脈沖。

在連續脈沖發生電路中,當按下按鍵開關SB后,IC1產生的觸發脈沖由輸出端Q13輸出并傳送給IC5的CP端,D觸發器IC5翻轉,輸出端Q輸出高電平,Q輸出低電平,該低電平分別傳輸到IC2的復位端R和IC4的D端,使經IC2分頻的單脈沖鎖存住。同時,由IC2的Q6端輸出的脈沖連接到IC3的CP端,被接成T觸發器的IC3對該脈沖進行2分頻,此時輸出端Q輸出的就為連續脈沖。

單次脈沖發生器電路圖設計(七)

它是一個基本多諧振蕩器。電路如附圖1-7所示。通過轉換開關“K”的轉換,能產生1~10Hz及20~150KHZ左右的脈沖信號,脈沖頻率和寬度在上述范圍內連續可調。脈沖主頻信號在輸入(出)插孔板上輸出,在主頻信號的左邊插孔可輸出主頻頻率的2、4、8、16的同步分頻信號,連續脈沖發生器的電源內部已連通。

單次脈沖發生器電路圖大全(七款單次脈沖發生器電路設計原理圖詳解)

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脈沖計數器電路圖設計(一)

脈沖計數器電路圖,本計數器包括降整流電路,光控脈沖發生器,計數電路,譯碼,顯示電路。

脈沖計數器電路圖大全(六款脈沖計數器電路設計原理圖詳解)

脈沖計數器電路圖大全(六款脈沖計數器電路設計原理圖詳解)

脈沖計數器電路圖設計(二)

如圖所示,是計數器實例,它是對A端加的脈沖進行累積計數的電路,一般多用于輸入脈沖的計數。S1~S4為復位開關,用于計數數的設定。計數到設定的計數數時負載電路動作,相應的繼電器控制有關的電路動作。若在A端子施加圖5-12的時間脈沖,也可以構成以電源頻率為基準的數字定時電路。

脈沖計數器電路圖大全(六款脈沖計數器電路設計原理圖詳解)

脈沖計數器電路圖設計(三)

計數是一種最簡單基本的運算,計數器就是實現這種運算的邏輯電路,計數器在數字系統中主要是對脈沖的個數進行計數,以實現測量、計數和控制的功能,同時兼有分頻功能,計數器是由基本的計數單元和一些控制門所組成,計數單元則由一系列具有存儲信息功能的各類觸發器構成,這些觸發器有RS觸發器、T觸發器、D觸發器及JK觸發器等。計數器在數字系統中應用廣泛,如在電子計算機的控制器中對指令地址進行計數,以便順序取出下一條指令,在運算器中作乘法、除法運算時記下加法、減法次數,又如在數字儀器中對脈沖的計數等等。計數器可以用來顯示產品的工作狀態,一般來說主要是用來表示產品已經完成了多少份的折頁配頁工作。它主要的指標在于計數器的位數,常見的有3位和4位的。

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脈沖計數器電路圖設計(四)

如圖所示電路,原機械計數器只有兩個磁開關信號端子,電子計數器則增加了c、d兩個AC6.3V輸入端子,共有4個接線端子。C1、C2、VD1、VD2組成倍壓整流、濾波電路,經7805穩壓后,輸出5V穩定直流電壓,經VD3、VD4降壓后,得到約3.6V的直流電壓,E1為小型3.6V鎳鎘充電電池,市電正常時,對其進行充電;市電斷電時,E1對負載進行供電,以保持斷電時的計數數值,VD3、VD4在這里起隔離作用。a、b兩端輸入磁開關閉合時接通交流220V電壓,此電壓經R1~R4降壓,并經VD5~VD8橋式整流后,得到約6V的直流脈動電壓,經R5限流后,加在光電耦合器的發光管上,使發光管點亮,光敏管受光照電阻下降,從而產生一個下降脈沖,經CD4011的N3反相后,加在N1、N2組成的觸發器上,由N1輸出計數脈沖,N1、N2、N3共同構成脈沖整形電路。CD40110是將計數器、鎖存器、譯碼器和筆段顯示驅動器制作在同一基片上的“四合一電路”芯片,其5腳置高電平時,計數器復位,因而,K2是清零開關。9腳為加計數輸入端,7腳為減計數輸入端。整形后的計數脈沖從9腳輸入,當第一片CD40110計至“9”時,若再輸入一個脈沖,則10腳輸出一個進位脈沖。依次類推,總共能計量“99999”印張(最左邊一個數碼管只顯示零,不起計數作用)。

脈沖計數器電路圖大全(六款脈沖計數器電路設計原理圖詳解)

元器件選擇:光耦合器OP1選擇TLP532,也可選擇TLP332、TLP632等型號。數字電路選擇CD4011型號。其他元器件如圖所標注。

脈沖計數器電路圖設計(五)

CD4017是5位Johnson計數器,具有10個譯碼輸出端,CP,CR,INH輸入端。時鐘輸入端的斯密特觸發器具有脈沖整形功能,對輸入時鐘脈沖上升和下降時間無限制。INH為低電平時,計算器在時鐘上升沿計數;反之,計數功能無效。CR為高電平時,計數器清零。Johnson計數器,提供了快速操作,2輸入譯碼選通和無毛刺譯碼輸出。防鎖選通,保證了正確的計數順序。譯碼輸出一般為低電平,只有在對應時鐘周期內保持高電平。在每10個時鐘輸入周期CO信號完成一次進位,并用作多級計數鏈的下級脈動時鐘。

CD4017邏輯結構圖

脈沖計數器電路圖大全(六款脈沖計數器電路設計原理圖詳解)

十進制計數/分頻器CD4017,其內部由計數器及譯碼器兩部分組成,由譯碼輸出實現對脈沖信號的分配,整個輸出時序就是O0、O1、O2、…、O9依次出現與時鐘同步的高電平,寬度等于時鐘周期。

CD4017有10個輸出端(O0~O9)和1個進位輸出端~O5-9。每輸入10個計數脈沖,~O5-9就可得到1個進位正脈沖,該進位輸出信號可作為下一級的時鐘信號。

CD4017有3個輸(MR、CP0和~CP1),MR為清零端,當在MR端上加高電平或正脈沖時其輸出O0為高電平,其余輸出端(O1~O9)均為低電平。CP0和~CPl是2個時鐘輸入端,若要用上升沿來計數,則信號由CP0端輸入;若要用下降沿來計數,則信號由~CPl端輸入。設置2個時鐘輸入端,級聯時比較方便,可驅動更多二極管發光。

由此可見,當CD4017有連續脈沖輸入時,其對應的輸出端依次變為高電平狀態,故可直接用作順序脈沖發生器。

用CD4017和選擇開關組成多進制計數器

脈沖計數器電路圖大全(六款脈沖計數器電路設計原理圖詳解)

CD4017組成的1/n計數器電路圖

用CD40171C構成1/n計數器可以分為兩種情況:當n=10時,只需使用一塊CD4017IC,外接n個門電路即可構成1/n計數器如圖1-n所示。在時鐘脈沖的作用下,CD4017IC逐個。計數當到第Yn個譯碼輸出時,由外接或非門組成的R-S觸發器產生正脈沖輸出使CD40171C復零。如果n》=6時,則信號可由進位輸出端QCO輸出;如果n6時,則信號要由YO譯碼輸出端輸出因為n6時,q由端始終保持高電平(參見CD4017波形圖),不會產生脈中跳變。

脈沖計數器電路圖大全(六款脈沖計數器電路設計原理圖詳解)

當分頻系數n》10時,應根據n的大小來確定CD4017的位數當n=60時的電路工作原理如圖1-12所示。輸入時鐘脈中當個位數的輸出YO為“1,十位數的輸出Y6為”1“時由外接門電路組成的R-S觸發器產生正脈沖輸出,從而使各級計數器全部清零。到輸入脈沖變為0電平時CD4017的YO輸出端又使R-S觸發器復位,于是又開始新的一輪計數如此循環往復即得到連續的60分頻脈沖輸出。

脈沖計數器電路圖大全(六款脈沖計數器電路設計原理圖詳解)

用CD4017組成1~17進制計數器電路

脈沖計數器電路圖大全(六款脈沖計數器電路設計原理圖詳解)

脈沖計數器電路圖設計(六)

電路中由兩個與非門構成單脈沖發生器,74LS161計數器對其產生的脈沖進行計數,計數結果送入字符譯碼器并驅動七段數碼管,使數碼管顯示單脈沖發生器產生了多少個脈沖信號。

脈沖計數器電路圖大全(六款脈沖計數器電路設計原理圖詳解)

74LS161計數器的級連使用:下圖是由74LS192利用進位輸出控制高一位的加計數端構成的加數級連示意圖:

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