一、什么是加法器
加法器是為了實現(xiàn)加法的。
即是產生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進位數(shù)為輸入，而和數(shù)與進位為輸出則為全加器。常用作計算機算術邏輯部件，執(zhí)行邏輯操作、移位與指令調用。
對于1位的二進制加法，相關的有五個的量：1，被加數(shù)A，2，被加數(shù)B，3，前一位的進位CIN，4，此位二數(shù)相加的和S，5，此位二數(shù)相加產生的進位COUT。前三個量為輸入量，后兩個量為輸出量，五個量均為1位。
對于32位的二進制加法，相關的也有五個量：1，被加數(shù)A（32位），2，被加數(shù)B（32位），3，前一位的進位CIN（1位），4，此位二數(shù)相加的和S（32位），5，此位二數(shù)相加產生的進位COUT（1位）。
要實現(xiàn)32位的二進制加法，一種自然的想法就是將1位的二進制加法重復32次（即逐位進位加法器）。這樣做無疑是可行且易行的，但由于每一位的CIN都是由前一位的COUT提供的，所以第2位必須在第1位計算出結果后，才能開始計算；第3位必須在第2位計算出結果后，才能開始計算，等等。而最后的第32位必須在前31位全部計算出結果后，才能開始計算。這樣的方法，使得實現(xiàn)32位的二進制加法所需的時間是實現(xiàn)1位的二進制加法的時間的32倍。
基本方法
可以看出，上法是將32位的加法1位1位串行進行的，要縮短進行的時間，就應設法使上敘進行過程并行化。
類型
以單位元的加法器來說，有兩種基本的類型：半加器和全加器。
半加器有兩個輸入和兩個輸出，輸入可以標識為 A、B 或 X、Y，輸出通常標識為合 S 和進制 C。A 和 B 經(jīng) XOR 運算后即為 S，經(jīng) AND 運算后即為 C。
全加器引入了進制值的輸入，以計算較大的數(shù)。為區(qū)分全加器的兩個進制線，在輸入端的記作 Ci 或 Cin，在輸出端的則記作 Co 或 Cout。半加器簡寫為 H.A.，全加器簡寫為 F.A.。
半加器：半加器的電路圖半加器有兩個二進制的輸入，其將輸入的值相加，并輸出結果到和（Sum）和進制（Carry）。半加器雖能產生進制值，但半加器本身并不能處理進制值。
全加器：全加器三個二進制的輸入，其中一個是進制值的輸入，所以全加器可以處理進制值。全加器可以用兩個半加器組合而成。
注意，進制輸出端的最末個 OR閘，也可用 XOR閘來代替，且無需更改其余的部分。因為 OR 閘和 XOR 閘只有當輸入皆為 1 時才有差別，而這個可能性已不存在。
二、加法器原理
設一個n位的加法器的第i位輸入為ai、bi、ci，輸出si和ci+1，其中ci是低位來的進位，ci+1（i=n-1，n-2，…，1，0）是向高位的進位，c0是整個加法器的進位輸入，而cn是整個加法器的進位輸出。則和
si=aiii+ibii+iici+aibici ，（1）進位ci+1=aibi+aici+bici ，（2）
令 gi=aibi， （3）
pi=ai+bi， （4）
則 ci+1= gi+pici， （5）
只要aibi=1，就會產生向i+1位的進位，稱g為進位產生函數(shù)；同樣，只要ai+bi=1，就會把ci傳遞到i+1位，所以稱p為進位傳遞函數(shù)。把式（5）展開，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0（6） 。
隨著位數(shù)的增加式（6）會加長，但總保持三個邏輯級的深度，因此形成進位的延遲是與位數(shù)無關的常數(shù)。一旦進位（c1~cn-1）算出以后，和也就可由式（1）得出。
使用上述公式來并行產生所有進位的加法器就是超前進位加法器。產生gi和pi需要一級門延遲，ci 需要兩級，si需要兩級，總共需要五級門延遲。與串聯(lián)加法器（一般要2n級門延遲）相比，（特別是n比較大的時候）超前進位加法器的延遲時間大大縮短了。
三、反相加法器等效原理圖
反相加法器電路，又稱為反相求和電路，是指一路以上輸入信號進入反相輸入端，輸出結果為多路信號相加之絕對值（電壓極性相反）。如圖中的a電路，當R1=R2=R3=R4時，其輸出電壓=IN1+IN2+IN3的絕對值，即構成反相加法器電路。當R4》R1時，電路兼有信號放大作用。
圖 反相加法器和原理等效圖
反相加法器的基本電路結構為反相放大器，由其“虛地”特性可知，兩輸入端俱為0V地電位。這就決定了電路的控制目的，是使反相輸入端電位為0V（同相輸入端目標值為0V）。以上圖a電路電路參數(shù)和輸入信號值為例進行分析，則可得出如上圖b所示的等效圖。反相加法器的偏置電路總體上仍為串聯(lián)分壓的電路形式，但輸入回路中又涉及了電阻并聯(lián)分流的電路原理，可列等式：IR4=IR1+IR2+IR3。反相加法器的“機密”由此得以披露。
由于反相輸入端為地電位0V，因而當輸入信號IN3＝0V時該支路無信號電流產生，相當于沒有信號輸入，由此變?yōu)镮N1+IN2=-OUT。當IR1（1V/10k）=0.1mA，IR2（1V/10k）=0.1mA，此時只有當OUT輸出為-2V時，才滿足IR4=IR1+IR2的條件。
若將原理等效圖進一步化簡（見圖中的c電路），一個非常熟悉的身影便會映入我們的腦海：這不就是反相放大器電路嗎？是的，沒錯，反相求和（反相加法器）電路，就是反相（含放大和衰減）器啊。
實際應用中，因同相加法器存在明顯缺陷，因輸入阻抗極高，信號輸入電流只能經(jīng)多個IN端自成回路（會造成輸入信號電壓相互牽涉而變化導致較大的運算誤差），除非各種IN信號源內阻非常小，才不會影響計算精度。因而應用較少。反相求和電路因其“虛地”特性，輸入阻抗極低，使各路信號輸入電流以“匯流模式”進入輸入端，不會造成各輸入信號之間的電流流動，故能保障運算精度，應用較多。
四、反相加法器電路與原理（圖）
一、什么是加法器
加法器是為了實現(xiàn)加法的。
即是產生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進位數(shù)為輸入，而和數(shù)與進位為輸出則為全加器。常用作計算機算術邏輯部件，執(zhí)行邏輯操作、移位與指令調用。
對于1位的二進制加法，相關的有五個的量：1，被加數(shù)A，2，被加數(shù)B，3，前一位的進位CIN，4，此位二數(shù)相加的和S，5，此位二數(shù)相加產生的進位COUT。前三個量為輸入量，后兩個量為輸出量，五個量均為1位。
對于32位的二進制加法，相關的也有五個量：1，被加數(shù)A（32位），2，被加數(shù)B（32位），3，前一位的進位CIN（1位），4，此位二數(shù)相加的和S（32位），5，此位二數(shù)相加產生的進位COUT（1位）。
要實現(xiàn)32位的二進制加法，一種自然的想法就是將1位的二進制加法重復32次（即逐位進位加法器）。這樣做無疑是可行且易行的，但由于每一位的CIN都是由前一位的COUT提供的，所以第2位必須在第1位計算出結果后，才能開始計算；第3位必須在第2位計算出結果后，才能開始計算，等等。而最后的第32位必須在前31位全部計算出結果后，才能開始計算。這樣的方法，使得實現(xiàn)32位的二進制加法所需的時間是實現(xiàn)1位的二進制加法的時間的32倍。
基本方法
可以看出，上法是將32位的加法1位1位串行進行的，要縮短進行的時間，就應設法使上敘進行過程并行化。
類型
以單位元的加法器來說，有兩種基本的類型：半加器和全加器。
半加器有兩個輸入和兩個輸出，輸入可以標識為 A、B 或 X、Y，輸出通常標識為合 S 和進制 C。A 和 B 經(jīng) XOR 運算后即為 S，經(jīng) AND 運算后即為 C。
全加器引入了進制值的輸入，以計算較大的數(shù)。為區(qū)分全加器的兩個進制線，在輸入端的記作 Ci 或 Cin，在輸出端的則記作 Co 或 Cout。半加器簡寫為 H.A.，全加器簡寫為 F.A.。
半加器：半加器的電路圖半加器有兩個二進制的輸入，其將輸入的值相加，并輸出結果到和（Sum）和進制（Carry）。半加器雖能產生進制值，但半加器本身并不能處理進制值。
全加器：全加器三個二進制的輸入，其中一個是進制值的輸入，所以全加器可以處理進制值。全加器可以用兩個半加器組合而成。
注意，進制輸出端的最末個 OR閘，也可用 XOR閘來代替，且無需更改其余的部分。因為 OR 閘和 XOR 閘只有當輸入皆為 1 時才有差別，而這個可能性已不存在。
二、加法器原理
設一個n位的加法器的第i位輸入為ai、bi、ci，輸出si和ci+1，其中ci是低位來的進位，ci+1（i=n-1，n-2，…，1，0）是向高位的進位，c0是整個加法器的進位輸入，而cn是整個加法器的進位輸出。則和
si=aiii+ibii+iici+aibici ，（1）進位ci+1=aibi+aici+bici ，（2）
令 gi=aibi， （3）
pi=ai+bi， （4）
則 ci+1= gi+pici， （5）
只要aibi=1，就會產生向i+1位的進位，稱g為進位產生函數(shù)；同樣，只要ai+bi=1，就會把ci傳遞到i+1位，所以稱p為進位傳遞函數(shù)。把式（5）展開，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0（6） 。
隨著位數(shù)的增加式（6）會加長，但總保持三個邏輯級的深度，因此形成進位的延遲是與位數(shù)無關的常數(shù)。一旦進位（c1~cn-1）算出以后，和也就可由式（1）得出。
使用上述公式來并行產生所有進位的加法器就是超前進位加法器。產生gi和pi需要一級門延遲，ci 需要兩級，si需要兩級，總共需要五級門延遲。與串聯(lián)加法器（一般要2n級門延遲）相比，（特別是n比較大的時候）超前進位加法器的延遲時間大大縮短了。
三、反相加法器等效原理圖
反相加法器電路，又稱為反相求和電路，是指一路以上輸入信號進入反相輸入端，輸出結果為多路信號相加之絕對值（電壓極性相反）。如圖中的a電路，當R1=R2=R3=R4時，其輸出電壓=IN1+IN2+IN3的絕對值，即構成反相加法器電路。當R4》R1時，電路兼有信號放大作用。
圖 反相加法器和原理等效圖
反相加法器的基本電路結構為反相放大器，由其“虛地”特性可知，兩輸入端俱為0V地電位。這就決定了電路的控制目的，是使反相輸入端電位為0V（同相輸入端目標值為0V）。以上圖a電路電路參數(shù)和輸入信號值為例進行分析，則可得出如上圖b所示的等效圖。反相加法器的偏置電路總體上仍為串聯(lián)分壓的電路形式，但輸入回路中又涉及了電阻并聯(lián)分流的電路原理，可列等式：IR4=IR1+IR2+IR3。反相加法器的“機密”由此得以披露。
由于反相輸入端為地電位0V，因而當輸入信號IN3＝0V時該支路無信號電流產生，相當于沒有信號輸入，由此變?yōu)镮N1+IN2=-OUT。當IR1（1V/10k）=0.1mA，IR2（1V/10k）=0.1mA，此時只有當OUT輸出為-2V時，才滿足IR4=IR1+IR2的條件。
若將原理等效圖進一步化簡（見圖中的c電路），一個非常熟悉的身影便會映入我們的腦海：這不就是反相放大器電路嗎？是的，沒錯，反相求和（反相加法器）電路，就是反相（含放大和衰減）器啊。
實際應用中，因同相加法器存在明顯缺陷，因輸入阻抗極高，信號輸入電流只能經(jīng)多個IN端自成回路（會造成輸入信號電壓相互牽涉而變化導致較大的運算誤差），除非各種IN信號源內阻非常小，才不會影響計算精度。因而應用較少。反相求和電路因其“虛地”特性，輸入阻抗極低，使各路信號輸入電流以“匯流模式”進入輸入端，不會造成各輸入信號之間的電流流動，故能保障運算精度，應用較多。
四、反相加法器電路與原理（圖）
