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以下內容中，小編將對ASIC的相關內容進行著重介紹和闡述，希望本文能幫您增進對ASIC的了解，和小編一起來看看吧。

一、ASIC兩大分類

(一)全定制設計

全定制ASIC是利用集成電路的最基本設計方法(不使用現有庫單元)，對集成電路中所有的元器件進行精工細作的設計方法。全定制設計可以實現最小面積，最佳布線布局、最優功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數模混合電路以及對速度、功耗、管芯面積、其它器件特性(如線性度、對稱性、電流容量、耐壓等)有特殊要求的場合;或者在沒有現成元件庫的場合。特點：精工細作，設計要求高、周期長，設計成本昂貴。

由于單元庫和功能模塊電路越加成熟，全定制設計的方法漸漸被半定制方法所取代。在IC設計中，整個電路均采用全定制設計的現象越來越少。全定制設計要求：全定制設計要考慮工藝條件，根據電路的復雜和難度決定器件工藝類型、布線層數、材料參數、工藝方法、極限參數、成品率等因素。需要經驗和技巧，掌握各種設計規則和方法,一般由專業微電子IC設計人員完成;常規設計可以借鑒以往的設計，部分器件需要根據電特性單獨設計;布局、布線、排版組合等均需要反覆斟酌調整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設計原則設計版圖。版圖設計與工藝相關，要充分了解工藝規范，根據工藝參數和工藝要求合理設計版圖和工藝。

(二)半定制設計方法

半定制設計方法又分成基于標準單元的設計方法和基于門陣列的設計方法。

基于標準單元的設計方法是：將預先設計好的稱為標準單元的邏輯單元，如與門，或門，多路開關，觸發器等，按照某種特定的規則排列，與預先設計好的大型單元一起組成ASIC。基于標準單元的ASIC又稱為CBIC(CellbasedIC)。

基于門陣列的設計方法是在預先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設計。半定制相比于全定制，可以縮短開發周期，降低開發成本和風險。

二、ASIC設計與FPGA設計不同之處

(一)時鐘單元

數字電路中,時鐘是整個電路最重要、最特殊的信號。在ASIC中,用布局布線工具來放置時鐘樹,利用代工廠提供的PLL進行時鐘設計。FPGA中通常已經配置一定數量的PLL宏單元,并有針對時鐘優化的全局時鐘網絡,一般是經過FPGA的特定全局時鐘管腳進入FPGA內部,后經過全局時鐘BUF適配到全局時鐘網絡的,這樣的時鐘網絡可以保證相同的時鐘沿到達芯片內部每一個觸發器的延遲時間差異是可以忽略不計的。因此時鐘單元也是需要進行轉換的。

(二)增加流水

由于實現結構上的不同,FPGA器件內部的單元延時遠大于ASIC的基本門單元延時。導致在同樣設計的情況下,ASIC可以滿足其時序,而FPGA有可能無法滿足。為了驗證的需要,修改ASIC代碼實現FPGA原型時,對ASIC實現的流水結構在FPGA實現時需要適當增加流水。比如在一個很長的組合邏輯路徑中加入寄存器。

(三)同步設計

在FPGA設計中,同步設計是應該遵循的重要原則。異步設計容易導致電路處于亞穩態,產生毛刺。當從ASIC設計轉向FPGA設計時,應該進行仔細的同步。具體體現在主時鐘選取、功能模塊的統一復位、同步時序電路設計。在FPGA設計中要使用時鐘使能代替門控時鐘。在ASIC的設計中,為了減少功耗,使用門控時鐘(clock gaTIng)。當寫有效時,數據才寫進存儲器,那么只有寫有效時,寄存器才會發生翻轉,這樣可以減少功耗。

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