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定義 視頻控制器一般由顯卡驅動程序或DirectX中自帶 視頻控制器模塊是芯片與顯示平臺的數據接口，對檢驗芯片設計是否成功起著重要的作用，有必要把它單獨劃分為一個子模塊。為了提高設計的成功率，在設計初期采用了基于FPGA的原型驗證。整個系統的FPGA原型驗證平臺分為2個部分，硬件設計和基于RISC CPU的軟件解碼，兩部分協同工作，既可以驗證軟件和硬件的解碼結果，又可以加速整個解碼過程。

視頻控制模塊原理及功能分析輸出視頻控制模塊有2個時鐘域：系統時鐘域和顯示時鐘域。系統時鐘頻率根據所選用的SDRAM類型而采用固定的166MHz;對于分辨率為1280×720的高清電視來說，顯示時鐘域可以選用70 MHz 左右的頻率。系統時鐘域含有2個對外接口：1、系統接口，主要包含上層系統發出的指令以及輸出控制模塊的反饋信息;2、DRAM接口，包含數據專用總線為輸出控制模塊提供的信號，用來于向DRAM請求顯示的圖像數據。系統時鐘域中的顯示輸入控制子模塊(Disp In Ctrl)首先用于接收系統傳來的StartDisp和EndDisp信號，來啟動或關閉視頻數據的輸出顯示功能，同時發出幀圖像顯示完畢信號(frameDone)，通知系統更換下一副圖像的地址信息(ImageAddress);其次，它用于向DRAM發出請求，通過專用數據通道讀取需要顯示的圖像數據;它還要控制輸入多路選擇模塊(Input MUX)，從而完成向片內SRAM寫數據的任務;最后，該模塊要與顯示時鐘域的信息交互，向時鐘域同步模塊(Clk Domain Sync)發送顯示使能信號(DispEn Sys)，控制圖像顯示的開啟和關閉。系統時鐘域的另一個子模塊——輸入多路選擇模塊會按照一定的規律選擇片內雙口SRAM，控制存儲器地址，完成向存儲器寫入顯示圖像數據的任務。

顯示時鐘域含有一個對外顯示設備接口，主要包含用于顯示的控制信號和已完成轉換的數據信息。顯示時鐘域包含2個子模塊，一個是輸出多路選擇子模塊(Output MUX)，用于實現對雙口SRAM的選擇和地址控制，按照一定的規律讀取要顯示的圖像數據;還要進行數據的打包。另外一個子模塊是顯示輸出控制模塊(Disp Out Ctrl)，用于實現對TV編碼器的控制、YUV信號向RGB信號的轉換以及對數字圖像的縮放，信號包括顯示時鐘、行同步、幀同步以及RGB圖像數據等;它還要控制輸出多路選擇模塊以讀取顯示數據;最后，它要與系統時鐘域進行交互, 配合數據在兩個時鐘域之間的傳遞。

時鐘域同步模塊是輸出控制模塊設計的重點，它主要負責兩個時鐘域之間的控制信號傳遞。跨時鐘域的信號傳遞設計較為麻煩, 所以設計中將傳遞的信號分為兩類：數據信號和控制信號，其中控制信號就是通過時鐘域同步模塊傳遞。對需要跨時鐘域傳遞的信號數進行精簡，在最后方案中只需要2個信號：WrDone信號由系統時鐘域發出，通知顯示時鐘域某塊雙口SRAM中的數據已經更新完畢，可以讀取并進行顯示輸出;RdDone信號由顯示時鐘域發出，通知系統時鐘域某塊雙口SRAM中的數據已經顯示完畢，可以更新其內部的數據。信號在不同的時鐘域之間傳遞需要采取消除亞穩態(metastability)的處理措施，可使信號通過兩級寄存器鎖存輸出。設計中有兩點值得注意，首先，時鐘域同步電路應放在一個獨立的模塊中，保證綜合工具的優化、時序分析的正確，并方便電路的分析和調試;同時，為了能夠使信號的目標時鐘域采集到信號變化，設計中傳遞的控制信號都采用電平信號表征。

時鐘域之間要傳遞的另一種信號是數據信號，由于數據信號數目較多、變化也較快，所以它們的傳遞通過雙口DPRAM實現。雙口DPRAM要求讀寫端口對同一存儲地址的操作要滿足一定的時間間隔，否則會出現數據傳輸錯誤，甚至會破壞硬件電路。因此為了避免DPRAM的讀寫沖突，設計中采用了“乒乓”緩沖的方法，兩塊DPRAM交替存取解碼后用于顯示的亮度或色差數據：當顯示部分讀取一塊DPRAM中的數據時，系統向另一塊DPRAM中寫接下來要顯示的數據，數據讀取完畢時，兩塊DPRAM就進行交換。這部分共用4塊DPRAM來實現，2塊傳遞亮度信號，2塊傳遞色差信號。下面分析在視頻控制器顯示輸出子模塊中運用到的格式轉換算法、圖像縮放處理算法以及它們的硬件實現。顯示數據格式轉換分析根據Sil 164 DVI信號編碼芯片資料，同時參考H.264視頻編碼標準中給出的YUV → RGB轉換格式，故在設計中采用的固定轉換算法如下式所示：上式經過定點化處理，使用移位和相加的方法實現了轉換，如下式所示：在硬件設計中的YUV、RGB信號都是用8位無符號數表示，中間變量采用12位保證精度。最后要在0~255的范圍內對計算出的RGB結果進行剪裁處理，式中的冪指數和除法運算都通過移位來實現。